一个残酷的事实：摩尔定律的尸骨还没凉透，芯片设计界已经集体转向另一个方向。你手里那颗手机SoC，其实是一堆小芯片用胶水粘起来的——抱歉，这叫Chiplet。
别急着嗤之以鼻。我也曾认为这是封装厂的营销话术，直到自己被一个12mm×12mm的2.5D封装折腾了三个月。
为什么拆除比集成更高级？
传统单片SoC，面积越大，良率越难看。55nm时一个die做到400mm²还能赚，7nm以后超过200mm²就是豪赌。所有人都擅长在光罩上画出完美版图，但光罩面积就这么大，光刻机不答应。
于是Chiplet拆了。把一个大芯片拆成若干小方块，分别用最合适的工艺去造：CPU用5nm，IO用28nm，模拟用65nm。听起来像废物利用，对吧？但真正的难点在于：怎么让这些碎片之间通信带宽达到片上效果？
看一组数据。我们实验室在两颗Chiplet之间用UCIe PHY互连，实测每比特能耗为1.01pJ/b，延迟65ns。传统SerDes方案呢？8.4pJ/b，延迟500ns，还占两倍面积。这就是物理层突破的意义：混合键合（hybrid bonding）把互连pitch缩到0.4μm以下，单位面积互连密度比micro-bump高两个数量级。
不过，光有物理层不行。协议栈和调度算法才是灵魂。
互连调度：当城市道路压缩到芯片上
Chiplet之间不能再用简单的总线——一堆CPU核加存储控制器挤在同一条线上，一爆就是全局拥塞。必须上片上网络（NoC）。于是，路由算法、流量控制、缓冲分配，每一个都是数学题。
比如XY路由，简单到冒泡，但死锁问题能让你抓狂。虚拟通道（VC）倒是能解决，可VC越多，面积越离谱。你把资源让给VC，就没地方放缓存了，对吧？这个权衡没有理论最优，全靠调参。
我们踩过一个更隐蔽的坑：路由表冲突。一块双Chiplet原型，两条链接跑到9.2GB/s就封顶，死活上不了标称10GB/s。查了三天，发现是两个路由器的bank地址映射恰好重叠，导致大量数据包绕远路。最后改了一个映射位，带宽直接飙到9.9GB/s。
这提醒你什么？仿真和形式化验证不够。必须做动态流量仿真，还要覆盖边界条件。
三个必须踩的坑（我替你踩了）
好了，下面这些全是实打实的工程经验，不是PPT。
坑1：热密度被严重低估。Chiplet封装后，热源紧挨着存储，中间只隔一层硅。有限元仿真出来的温度分布图，能让你瞬间清醒。我们第一次流片回来，边缘热点的温度比仿真预测高12℃，性能直接掉到标称的80%。
解法：热感知布局。把高频电路放在die边缘，靠近封装均热板；在硅中介层里挖微流道（如果你敢用）；还有一招——用热仿真指导TSV的分布，别把TSV都挤在一起。总之，热是全局问题，必须在设计早期就纳入布局。
坑2：测试策略不能沿用单芯片那套。每个Chiplet必须是KGD（已知良好芯片），否则最后系统级测试才发现坏die，成本是几何级数。但KGD测试贵得要命，需要在裸片阶段做全速测试。
解法：标配DFT逻辑，甚至内置自修复（冗余核）。我们用了BIST，加2%面积，省了30%的测试时间。别心疼那点晶体管。
坑3：互连标准看着美好，落地是噩梦。UCIe协议栈分为第一层物理层、适配层、协议层。物理层EQ参数就够你折腾。你的发射端阻抗50Ω，对家的S参数可能完全没校准。不同厂商的PHY兼容性，靠纸上协议根本保证不了。
解法：先用成熟的micro-bump，别一上来就混合键合。然后建立互操作测试矩阵，把所有组合都跑一遍。我们就被一个大厂坑过——他们PHY的均衡器只支持三档，跟我们要求的六档不匹配，最后不得不软改协议。
说到这儿，我已经有点口渴了。芯片设计这行，最迷人的不是那些光鲜的新工艺，而是你半夜三点盯着波形图时，突然发现一个隐藏在时序角落的毛刺。那感觉，比什么代码重构都刺激。
下回再聊。
